Equipos de ingeniería de hardware y FPGA que quieren que un agente redacte, explique y revise código RTL.
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Una skill para trabajo práctico de RTL en Verilog-2001. Crea un módulo a partir de un requisito claro, explica un diseño existente, añade comentarios semánticos, corrige problemas a partir de diagnósticos reales y ejecuta las comprobaciones que necesita la tarea.
Equipos de ingeniería de hardware y FPGA que quieren que un agente redacte, explique y revise código RTL. Una skill para trabajo práctico de RTL en Verilog-2001. Crea un módulo a partir de un requisito claro, explica un diseño existente, añade comentarios semánticos, corrige problemas a partir de diagnósticos reales y ejecuta las comprobaciones que necesita la tarea.
Ejecuta en tu terminal: git clone https://github.com/Eriemon/verilog-generator.git
Sí. El código está publicado en GitHub (Eriemon/verilog-generator) con licencia Apache-2.0.
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